SGRAM-GDDR5 EMMC मेमोरी चिप्स 32 बिट 4G 128MX32 SMD SMT

उत्पाद विवरण

EDW4032BABG-70-FR मूल DRAM GDDR5 4G 128MX32 FBGA मेमोरी

विशेषताएँ

• वीडीडी = वीडीडीक्यू = 1.6वी/1.55वी/1.5वी ±3% और 1.35वी ±3%

• डेटा दर: 6.0 Gb/s, 7.0 Gb/s, 8.0 Gb/s

• 16 आंतरिक बैंक • tCCDL के लिए चार बैंक समूह = 3 tCK

• 8n-बिट प्रीफ़ेच आर्किटेक्चर: 256-बिट प्रति सरणी x32 के लिए रीड या राइट एक्सेस;x16 के लिए 128-बिट • फटने की लंबाई (बीएल): केवल 8

• प्रोग्राम करने योग्य CAS विलंबता: 7–25

• प्रोग्रामयोग्य लेखन विलंबता: 4–7

• प्रोग्राम करने योग्य सीआरसी रीड लेटेंसी: 2-3

• प्रोग्रामयोग्य सीआरसी लेखन विलंबता: 8-14

• सीडीआर के लिए प्रोग्राम करने योग्य ईडीसी होल्ड पैटर्न

• प्रीचार्ज: प्रत्येक बर्स्ट एक्सेस के लिए ऑटो विकल्प

• ऑटो रिफ्रेश और सेल्फ रिफ्रेश मोड

• रीफ्रेश चक्र: 16,384 चक्र/32ms

• इंटरफ़ेस: स्यूडो ओपन ड्रेन (POD-15) संगत आउटपुट: 40Ω पुल-डाउन, 60Ω पुल-अप

• ऑन-डाई टर्मिनेशन (ODT): 60Ω या 120Ω (NOM)

• बाहरी प्रतिरोधक ZQ पिन के साथ ODT और आउटपुट ड्राइवर स्ट्रेंथ ऑटो कैलिब्रेशन: 120Ω

• प्रोग्रामेबल टर्मिनेशन और ड्राइवर स्ट्रेंथ ऑफ़सेट

• डेटा इनपुट के लिए चयन योग्य बाहरी या आंतरिक वीआरईएफ;आंतरिक VREF के लिए प्रोग्राम करने योग्य ऑफ़सेट

• पता/कमांड इनपुट के लिए अलग बाहरी वीआरईएफ

• टीसी = 0°C से +95°C

• x32/x16 मोड कॉन्फ़िगरेशन EDC पिन के साथ पावर-अप पर सेट किया गया

• डेटा, पता और कमांड के लिए सिंगल-एंडेड इंटरफ़ेस

• पते और आदेशों के लिए तिमाही डेटा दर अंतर घड़ी इनपुट CK_t, CK_c

• दो आधा डेटा दर अंतर घड़ी इनपुट, WCK_t और WCK_c, प्रत्येक दो डेटा बाइट्स (DQ, DBI_n, EDC) के साथ जुड़ा हुआ है

• डीडीआर डेटा (डब्ल्यूसीके) और एड्रेसिंग (सीके)

• एसडीआर कमांड (सीके)

• एड्रेस बस (सिंगल/डबल बाइट मास्क) के जरिए डेटा मास्क फंक्शन लिखें

• डेटा बस उलटा (डीबीआई) और पता बस उलटा (एबीआई)

• इनपुट/आउटपुट पीएलएल ऑन/ऑफ मोड

• डेटा क्लॉक (WCK) के लिए ड्यूटी साइकिल करेक्टर (DCC)

• डिजिटल आरएएस तालाबंदी